Міністерство освіти та науки України Національний університет «Львівська політехніка» ЗВІТ з лабораторної роботи №1 з дисципліни:« Основи проектування цифрових засобів на ПЛІС» на тему: «САПР Xilinx Webpack. Проектування найпростіших вузлів»  Львів-2017 Тема: САПР Xilinx Webpack. Проектування найпростіших вузлів. Мета: засвоєння навичок роботи у середовищі Xilinx WebPack, навчитись створювати проекти в САПР Xilinx WebPack. Задача: спроектувати схему згідно варіанту, зробити VHDL-опис схеми, провести тести та порівняти результат. Варіант: 5. F = /(a & b) & (/d ^ c) & e Опис етапів роботи: Я створив новий проект, вибрав потрібні елементи та розмістив їх в робочій області схемного редактора. Зробив між ними зв’язки. /Рис. 1. Логічна схема для реалізації заданої ФАЛ У вікні Processes запустив на виконання процес Synthesize. У процесі синтезу з файлів HDL-описів проектованого пристрою зформувався файл списку з'єднань. Відкрив звіт про результати синтезу (View Text Report). ========================================================================= * Final Report * ========================================================================= Final Results RTL Top Level Output File Name : ivk_1.ngr Top Level Output File Name : ivk_1 Output Format : NGC Optimization Goal : Speed Keep Hierarchy : No Design Statistics # IOs : 6 Cell Usage : # BELS : 5 # AND2 : 2 # AND2B1 : 1 # INV : 1 # XOR2 : 1 # IO Buffers : 6 # IBUF : 5 # OBUF : 1 ========================================================================= Device utilization summary: --------------------------- Selected Device : 4vlx15sf363-12 Number of Slices: 1 out of 6144 0% Number of 4 input LUTs: 1 out of 12288 0% Number of IOs: 6 Number of bonded IOBs: 6 out of 240 2% --------------------------- Partition Resource Summary: --------------------------- No Partitions were found in this design. --------------------------- ========================================================================= TIMING REPORT NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE. FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT GENERATED AFTER PLACE-and-ROUTE. Clock Information: ------------------ No clock signals found in this design Asynchronous Control Signals Information: ---------------------------------------- No asynchronous control signals found in this design Timing Summary: --------------- Speed Grade: -12 Minimum period: No path found Minimum input arrival time before clock: No path found Maximum output required time after clock: No path found Maximum combinational path delay: 6.833ns Timing Detail: -------------- All values displayed in nanoseconds (ns) ========================================================================= Timing constraint: Default path analysis Total number of paths / destination ports: 5 / 1 ------------------------------------------------------------------------- Delay: 6.833ns (Levels of Logic = 6) Source: ivk_d (PAD) Destination: ivk_res (PAD) Data Path: ivk_d to ivk_res Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ IBUF:I->O 1 0.754 0.266 ivk_d_IBUF (ivk_d_IBUF) INV:I->O 1 0.269 0.554 XLXI_3 (ivk_not_d) XOR2:I0->O 1 0.147 0.514 XLXI_2 (ivk_c_xor_not_d) AND2B1:I1->O 1...